Taşınabilir Ölçü Aletleri İçin 8-bit 2 Gsps Ayrık Zamanlı Ardışık Yaklaşımlı Analog Sayısal Çevirici Tasarımı

Abstract

Dış dünyada analog olan işaretleri kullanan sayısal cihazlar analog işaretlerle işlem yapamazlar. Analog verilerin elektronik cihazlar tarafından algılanması için bu işaretlerin sayısal işarete dönüştürülmesi gerekmektedir. Üzerinde işlem yapılan sayısal işaret de gerekli durumlarda tekrar analog işarete dönüştürülmelidir. Yüksek performanslı elektronik cihazların kullanımının artmasıyla yüksek hızlı ve yüksek doğruluklu veri dönüştürücülere olan ilgi de artmıştır. Sayısal analog veri dönüştürücü (Digital to Analog Converter – DAC); bilgisayarlar taraından üretilen sayısal işaretleri analog işarete dönüştürmektedir. Analog sayısal veri dönüştürücüler (Analog to Digital Convertor – ADC) analog sinyallerin bilgisayarlar tarafından işlenebilmesi için sayısal forma dönüştürülmesini işlemini gerçekleştirmektedir. Belirli bir amaç doğrultusunda büyük sistemler tasarlanırken sistemin çalışma hızına önem verilmelidir. Örnek olarak yüksek hızlı veri aktarımı sağlayan bir sistem verilirse, sistemde bulunan alt blokların her birinin sağlaması gereken hız kriteri en az sistemin çalışma hızı kadar olmalıdır. Sürekli artan çalışma hızına veri dönüştürücüler de uyum sağlamalıdır. Veri dönüştürücülerin hassasiyeti de hangi uygulamada kullanılabileceğine dair belirleyici rol oynamaktadır. Bir analog sayısal dönüştürücünün hassasiyeti; algılayabileceği en küçük değişimdir ve en az anlamlı bit (Least Significant Bit – LSB) olarak bilinmektedir. Veri dönüştürücünün algılayabileceği en küçük değere ve kullanım alanına göre bit sayısı belirlenmelidir. Tasarlanmak istenen büyük ve yüksek hızlı sistemlerin içerdikleri alt blokların sayısı arttıkça, bu blokların güç tüketimleri de artmaktadır. Alt blokların tasarımı yapılırken tükettiği güce önem verilerek tasarım yapılmalı ve güç tüketimini azaltacak yöntemlere başvurulmalıdır. Veri dönüştürücülerde en çok güç tüketimi karşılaştırıcı (comparator) blokları tarafından yapılmaktadır. Devre az güç tüketecek şekilde tasarlanmalı ve olabildiğince az adet karşılaştırıcı kullanılmalıdır. Bunun için de ADC çeşitlerinden ardışık yaklaşımlı analog sayısal dönüştürücüler (Successive Approximation Register Analog to Digital Convertor – SAR ADC) tasarlanmalıdır. ADC yapılarının çalışma aşamalarında çok yüksek hız değerlerine ulaşılırken güç tüketiminin de çok arttığı görülmektedir. Fakat tüketilen gücün minimum seviyelerde olması gereken sistemlerde büyük frekans değerine ulaşılması zorlaşmaktadır. Hem hızın çok artmasını hem de güç tüketiminin az seviye kalmasını sağlayan ayrık zamanlı analog sayısal veri dönüştürücü (time interleaved analog to digital convertor – TI-SAR ADC) tasarımları mevcuttur. TI-ADC yapılarının genel çalışma prensibi; girişe gelen analog sinyal belirli zaman gecikmesi ile paralel olarak çalıştırılan n adet ADC tarafından örneklenmesi esasına dayanmaktadır. Bir kontrol devresi ile her bir ADC’nin çevrimi farklı zaman dilimlerinde başlatılır, n adet ADC sonucu da aynı sıra ile çıkışa yönlendirilir ve sonuçlar birleştirilerek girişteki analog işaretin sayısal çevrimi elde edilmiş olur. Sonuca tek bir ADC ile t kadar sürede ulaşılacakken t⁄n sürede ulaşılmaktadır. Güç tüketimi, çözünürlük (hassasiyet), örnekleme frekansı (hız) ve bantgenişliği özelliklerine özen gösterilerek üretilen TI-SAR ADC için çok çeşitli kullanım alanları mevcuttur. Hızı GHz mertebesinde olan ölçüm cihazları tasarımlarında kullanılan SAR ADC yapıları hızlı ve yüksek bantgenişlikli olmalıdır. Özellikle taşınabilir osiloskop sistemleri az güç tüketmelidir. Tasarlanan sistem portatif osiloskoplarda kullanılmak üzere hazırlanmıştır. 180nm CMOS teknolojisi kullanılanılarak 2GS/s hızına sahip TI-SAR ADC yapısı taşınabilir ölçüm cihazlarıda kullanılmaya uygun tasarlanmıştır. 100 adet 18.5MS/s hızında 8-bit SAR ADC zamanda paralel olarak çalıştırılarak yapı elde edilmektedir. SAR ADC yapısı bir karşılaştırıcı, bir DAC ve bir SAR mantık bloğu içermektedir. Karşılaştırıcı bloğunun dengesizliği devrenin doğru karşılaştırma yapmasını çok etkilemektedir. Bunun için çıkışta dengesizliği ortadan kaldıracak şekilde kuvvetlendiriciler arasında hata (offset) kapasitesi yöntemi uygulanarak karşılaştırıcı bloğu tasarlanmıştır. Büyük kapasiteler devrenin kapladığı alanı çok artırdığı için DAC bloğunun tasarımında kapasiteleri küçültecek bir yapı kullanılmıştır (split capacitor array DAC). Yapıda bulunan anahtarların (switch) oluşabilecek problemlerini önleme methodlarına başvurulmuştur. Aynı zamanda örnekleme (sample&hold) işlemi de DAC bloğunun içerisinde yapılmaktadır. SAR bloğu karşılaştırıcıdan aldığı veriye göre karar verip sayısal sonucu üretmektedir. SAR mantık devresi tarafından sürülen bir tamamen farksal kapasitif TI-SAR ADC hesaplamaları yapılmıştır. Yapılan hesaplamalara göre tasarım gerçeklenmiş ve benzetim yoluyla karakterize edilmiştir. Oluşabilecek hataları en aza indirmek için karşılaştırıcı devresinde aşırı yüklenmeyi engelleme (overdrive recovery) ve çıkış hatasını engelleme (output offset cancellation) metotları kullanılmıştır. DAC yapısınnda direnç ve kapasite değerleri seçerken ısıl hata, zaman sabiti, bantgenişliği hesaplamaları ele alınmıştır ve anahtarlamada oluşan şarj oluşumu (charge injection) ve sinyalin girişi etkilemesi (clock feedthrough) hatalarını engellemek için de anahtarlar için analog girişi örnekleme anahtar (analog input sampling switch) yapısı kullanılmıştır. TI-SAR ADC sisteminin dengesizlik (offset), farksal lineerlik (Differential Nonlinearity – DNL), toplam lineerlik (Integral Nonlinearity – INL), parazitik devingen aralık ( Spurious Free Dynamic Range – SFDR), işaret gürültü ve saptırma oranı (Signal to Noise And Distortion – SINAD), işaret gürültü oranı ( Signal to Noise Ratio – SNR) ve etkin bit sayısı ( Effective Number Of Bits – ENOB) karakteristikleri belirlenmiştir. Benzetim sonuçlarında sistem, Nyquist frekans bölgesinin tamamında, süreç, proses, kaynak gerilimi, sıcaklık ve yongadan yongaya değişimler boyunca 7 ENOB değerini aşmaktadır ve etkin durumda 7.5 ENOB değerine ulaşmaktadır. Sistemin çalışması sırasında çekilen akımın 10mA ve toplam tüketilen güç 15mW olduğu bilgisine hesaplamalardan ve analiz sonuçlarından ulaşılmaktadır. Toplam devrenin köşe (corner) ve monte carlo benzetim sonuçları verilmektedir. Özellikleri, çalışma şekli ve sonuçları ayrıntılı olarak aktarılan TI-SAR ADC yapısı taşınabilir ölçüm cihazlarına uygun şekilde tasarlanmıştır.

A successive approximation register analog to digital convertor (SAR ADC) is a type of ADC that converts a continuous analog signal into a discrete digital representation for all the quantization levels as possible. For this thesis the SAR ADC is consist of a gain stage, a split capacitor array digital to analog convertor (DAC) block, and a SAR block to supply the requirements for high bandwidth real-time oscilloscopes. As soon as the bandwidth requirements extend beyond the sample rate capability of the available ADC, it becomes necessary to find other techniques to utilize available ADCs to meet those extended requirements or design a new generation ADC. Time interleaving (TI) is a common technique to extend the performance of existing designs. The ADCs are used as parallel. Each ADC provides a sample rate at least half the total sample rate required to meet the Nyquist requirement. The time interleaved SAR ADC is separated in 10 sub-ADC blocks, each sub-ADC is consist of 10 SAR ADC and clocked 36° out of phase. Data is stored in the memory behind each ADC, and once the acquisition is completed, the complete 2GS/s representation of the signal could be reconstructed by demuxing the data. The time interleave technique has been used by all the major oscilloscope structures to get the performance up into the GHz range. The real-time oscilloscope needs a fast and high bandwidth ADC. Based on this purpose, an 8-bit 2GS/s time interleaved SAR ADC is designed as usable in high bandwidth portable measurement devices especially real-time oscilloscopes. In this thesis, a reliable and feasible 8-bit 2GS/s SAR ADC with 2GHz bandwidth is presented using 180nm CMOS technology. A comparator consists of a latch and 5 amplifier with 3 of them are offset cancelled. The simulation results of the comparator is available in the relevant section. A fully differential DAC is consist of a sample & hold circuit and it is generated as split capacitor array DAC. The simulation results of the DAC is available in the relevant section. The DAC is driven by the SAR logic. The SAR block consist of a phase shifter with 9 D flip flops, a register array with 9 D flip flops, and one more register array with 8 D flip flops. The simulation results of the SAR logic is available in the relevant section. The SAR ADC processes with the overdrive-recovered amplifiers, offset cancelled comparator, and charge injection rejected split capacitor array DAC. Also the sample and hold procedure is completed by DAC block. The designed TI-SAR ADC is simulated and all the differential non-linearity (DNL), integral non-linearity (INL), signal to noise ratio (SNR), spurious free dynamic range (SFDR), signal to noise and distortion (SINAD), effective number of bits (ENOB) characterizations are determined.