Fpga Tabanlı Des Kripto Çözücü Sistemi

Abstract

Bu çalışmada DES (Data Encryption Standard) algoritmasının yeniden programlanabilir donanım üzerinde etkin ve kompakt tasarımı gerçeklenmiştir. Kriptografi, sayısal enformasyon verisinin şifrelenmesinde kullanılan temel mekanizmadır. Son yıllarda, artan veri miktarına bağlı olarak veri güvenliğini sağlamak için, güvenli ve hızlı birçok kriptografik algoritma geliştirilmiştir. Kriptografik algoritmaların yeniden programlanabilir donanım üzerinde gerçeklemeleri VLSI veya yazılım olarak gerçekleştirmelere göre avantajları vardır. Bu donanım gerçeklemeleri VLSI gerçeklemesine yakın hızlarda çalışabilmekte ve bir yazılım uygulaması gibi esnek olmayı başarabilmektedir. Bu tezde özellikle tekrardan programlanabilir donanım platformları için etkin ve kompakt yapıda tasarlanan DES yapısını sunmaya çalıştım. Sunulan DES gerçeklemesinde, DES algoritmasının sekiz S-Kutusunu parallel yapıda tasarlanarak şifreleme/şifre çözme işlemi için gerekli kritik yolların azalması önemli ölçüde başarılmıştır. Tasarım Spartan3s400 entegreleri üzerinde gerçeklenmiştir. Gerçeklenen DES tasarımı veri şifreleme/şifre çözme hızı olarak 6624 Mbit/sn erişmiş ve entegre üzerinde 2207 CLB (programalanabilir lojik blok) yer kaplamıştır. Elde edilen sonuç, literatürde yayımlanan DES şifreleme/şifre çözme hızlarıyla karşılaştırılabilecek düzeyde bulunmaktadır.In this study an efficient and compact reconfigurable hardware implemetation of the Data Encryption Standard (DES) is implemented. Cryptogtapy is the main mechanism to secure digital information data. In recent years due to the heavy increase in the volume of the data, secure and rapid cryptographic algorithms were developed to combat security threats. Implementing cryptographic algorithms on reconfigurable hardware provides major benefits over VLSI and software platforms since they offer high speed similar to VLSI and high flexibility similar to software. In this thesis I present an efficient and compact DES architecture especially designed for reconfigurable hardware platforms. The DES implementation presented in this thesis makes use of an eight DES S-Boxes parallel structure, resulting in a significant reduction of the critical path for encryption/decryption.My design is implemented on a Spartan3s400 device. DES design achieved a data encryption/decryption rate of 6624 Mbits/s and occupying 2207 CLB slices. These result are quite competitive when compared with other reported DES implementations.