Nöron Mos transistorlarla analog çarpma devresi tasarımı

Abstract

Bu çalışmada Mehrvarz ve Kwok tarafından 1996 '4a önerilen şema esas alınarak bir analog çarpma devresi tasarlanmıştır. Sözkonusu devrenin özgün yanı, "nöron MOS transistor" olarak adlandırılan yüzen geçitli ve çok girişli MOŞ yapılarını içermesidir. Nöron MOS transistorlarda yüzen geçit gerilimi, birden çok sayıdaki giriş işareti ile kutuplanan ikinci polisilisyum bölgelerinin yüzer bırakılmış birinci polisilisyum tabakasından oluşan geçide kapasitif kuplajıyla belirlenir. Dolayısıyla herbir giriş geriliminin yüzen geçit gerilimine etkisi, o girişle yüzen geçit arasındaki kapasite oranında olacaktır. Nöron MOS transistorların çok sayıda giriş kabul etme özelliği, sıradan bir MOS transistorun doyma bölgesindeki karesel akım-gerilim ilişkisiyle birleşince iki giriş geriliminin toplamının veya farkının karesinin -çıkış büyüklüğü akım olmak üzere - alınması mümkün olur. Ele alınan devre, ilgili matematiksel özdeşlikleri sağlayacak şekilde kurulmuş olup diferansiyel çıkış gerilimini girişlerin çarpımının doğrusal fonksiyonu olarak vermektedir. Devrenin giriş gerilimlerini, ilgili kapasitenin yüzen geçide bağlı toplam kapasiteye oranı kadar zayıflatmakta ve bu durum giriş gerilimlerinin beslemeden beslemeye tam salımmlı olmasına olanak tanımaktadır. Tasarımı yapılan devrede hem diferansiyel girişli hem de tek ucu sonlandınlmış giriş gerilimlerinin ±5V besleme gerilimi için bu özelliği sağladığı gösterilmiştir. Devrenin doğrusallığının nelere bağlı olduğu ayrıntılarıyla incelenmiş ve herhangi bir eleman veya parametre dengesizliği mevcut değilken %1'in altında toplam harmonik distorsiyon ve doğrusallık değerleri simülasyonla elde edilmiştir. Devreyi, içerdiği seri kapasitif yapılar nedeniyle simüle etme güçlüğü makromodellerden yararlanarak aşılmaya çalışılmıştır. XII Devrenin serimi yapılmış ve TÜBİTAK- YİT AL 1.5jj.m çift poli- çift metal CMOS teknolojisiyle üretime hazır hale getirilmiştir.In this study, an analog multiplier based on the scheme proposed by Mehrvarz and Kwok is being designed. The interesting side of this circuit is that, it uses floating- gate multi-input MOS devices, also called "neuron MOS transistors". The floating gate potential of a neuron MOS transistor is being determined by the capacitive coupling of the second poly areas -which biased by the multi inputs- with the floating gate formed by the first poly layer. Thus the influence of the any input voltage over the floating gate should be proportional to the value of the capacitor between this input and the floating gate. When the multi-input support ability of the neuron MOS transistors meet with the squared current-voltage relationship of an ordinary MOSFET in the saturation region, it becomes possible to get the square of the sum or differences of the input voltages while the drain current is output. The circuit under consideration is configured in such a manner that it should verify the related mathematical identitites and provide the differential output voltage as a linear function of the product of the two input signals. The input structure of the circuit attenuate the input voltages as much as the proportion between the related capacitor value and the total capacitance value connected to the floating gate. This gives the opportunity to use full-swing input voltages. For the designed circuit, this characteristic is being demonstrated for both the differential input signals and single ended input signals. The conditions determining the linearity of the multiplier is being examined in detail and the total harmonic distortion and nonlinearity values smaller than 1% is being obtained with the SPICE simulations while the mismatches between the parameters is being XIV ignored. It is shown that the source of this nonlinearity is the channel mobility reduction by the gate electric field. The difficulty to simulate the circuit because of the serial capacitance structures, is being defeated by the macromodels calculating the floating gate potentials. The layout of the circuit is also designed and it is ready to be processed by the TÜBÎTAK-YİTAL 1.5^m double-poly double-metal CMOS technology.