Exploiting reversible computing for perfect latent fault free error detecting and correcting CMOS circuits

Abstract

Eşzamanlı Hata Tespiti (EHT) üzerine araştırma, güvenilirliğin bir zorunluluk olduğu esas alarak, uzay uygulamaları, çevrimiçi IoT bakımı vb. Uygulamalar için yapılır. Bu tür kritik uygulamalarda, bir sistemdeki herhangi bir arıza meydana gelmesi tespit edilmeli ve bu arızayı çözmek için bir önlem alınmalıdır. Bir devrenin herhangi bir düğümünde meydana gelen herhangi bir arızanın çıkışta tespit edilmesi gerektiği anlamına gelir, bir arıza olsa bile, devre doğru sonuçları verir. Yine de, 100% hata tespit edilebilirliği elde etmek için geleneksel mantık kapılarını kullanmak sakıncalıdır. Bunun nedeni, geleneksel CMOS kapıları kullanılarak uygulanan devrelerde gizli arıza olmasıdır. Tanımı gereği, gizli hatalar, mevcut işlem için bir soruna neden olmayabilecek hatalardır, ancak ilerleyen hesaplama işlemi için sorunlu olabilirler. Geleneksel CMOS kapılarındaki gizli hatanın varlığı, " dikkate alınmayan " koşullarından kaynaklanmaktadır. Bu durum CMOS mantık geçitlerinin çıkışlarda önemli hata maskelemesine sahip olmasına neden olur. Dolayısıyla, bu " dikkate alınmayan " koşulları, CMOS kapıları kullanılarak uygulanan ağdaki gizli hataların kaynağıdır. Gizli hataların geleneksel CMOS kapıları kullanılarak inşa edilen bir devrenin çalışmasını nasıl bozduğunu göstermek için, 2 girişli bir AND geçidinin girişine bir anahtarlama hatası enjekte ediyoruz. Bu anahtarlama hatası, AND geçidinin giriş terminalinin 0'dan 1'e veya 1'den 0'a geçişine neden olur. Giriş terminalindeki bu anahtarlama hatası, hatanın girişte meydana geldiği durumların sadece 50%'si için çıkışa aktarılır. Bir AND geçidinin giriş terminali sayısı arttıkça, kapının çıkışındaki bu anahtarlama arızasının maskeleme olasılığı artar. Örneğin, 3 girişli bir AND geçidinde, giriş terminallerinde meydana gelen anahtarlamanın sadece 25%'i çıkışa yayılır. Girişte meydana gelen arızalardan dolayı çıkıştaki arızaların bu yüksek maskelemesi, bu kapılardan yüzlercesini içeren karmaşık devreler için sorunlu olabilir. Tersine, tersine çevrilebilir mantık kapıları, giriş ve çıkış terminali arasında iki nesnel ilişkiye sahiptir. Bu, her bir giriş teriminin benzersiz bir çıktı terimiyle eşlendiği anlamına gelir. Bu, tersine çevrilebilir mantığın " dikkate alınmayan " durumuna sahip olmamasıyla sonuçlanır. Diğer bir deyişle, yalnızca tersine çevrilebilir kapılar kullanılarak inşa edilen bir devrenin çıkışında bir arıza maskelenemez. Tersine çevrilebilir mantık, teoride iddia edilen sıfır güç tüketimi ve üniter matris tabanlı tersinir işlemler üzerine inşa edilen kuantum hesaplama ile ilişkisi nedeniyle literatürde büyük ilgi gördü. En son teknolojinin aksine bizim motıvasyon tersine çevrilebilir mantığın düşük güç tüketimi değildir. Motivasyonumuz, eşzamanlı arıza tespit edilebilirliği sağlamak için tersine çevrilebilir mantık kullanmaktır. Tersine çevrilebilir kapılar, girişleri ile çıkışları arasında bir ilişkiye sahip olduklarından "dikkate alınmayan " durumuna sahip olmadıkları için, bir devre düğümünde bir bit dönmesine neden olan herhangi bir anahtarlama hatası meydana geldiğinden, kesinlikle çikişta hataya sebep olur. Dolayısıyla, geleneksel geri döndürülemez CMOS mantık kapılarının aksine, tersine çevrilebilir devreler gizli hatasızdır.Bu hipotez iki özelliğe dayanmaktadır: 1) tersinir devrelerde, her giriş ve çıkış kombinasyonu arasında bire bir eşleşme vardır, ve 2) tersine çevrilebilir bir devrenin herhangi bir alt devresi de tersine çevrilebilir. Bu çalışmada, tersine çevrilebilir mantık kapılarını kullanarak herhangi bir işlevi sentezlemek için teknikleri araştırdık. Daha sonra sentezlenen devrede tersine çevrilebilir kapıların her biri, 100% hata gözlemlenebilirliği ve tespit edilebilirliği olan bir devreye sahip olacak şekilde CMOS muadili gerçekleştirilmesine dönüştürülür. Literatürde birçok farklı EHT yaklaşımı araştırılmıştır. En yaygın yöntem, Çift Modüler Yedeklilik (ÇMY) veya Üçlü Modüler Yedeklilik (ÜMY) gibi modüler yedeklemenin kullanılmasıdır. Ancak ÇMY yaklaşimi gizli hataya karşı sağlam olmadığını kolayca gösterebiliriz. Örneğin, ÇMY yaklaşımında, modüllerden birinde sabıt bir hata ulaşıyor; sonuç olarak ÇMY yaklaşiminda arıza oluşumunu tespit edemez. ÇMY yaklaşiminda kalıcı bir arıza oluşma problemini çözmek için, N-Modüler Yedeklilik (NMY) mrtodu kullanılmaktadır ama çıp üzerindeki kaplayan hata çök fazladır.çip üzerinde büyük alan kaplayan diğer benzer teknikleri kullanmalıyız. Bü yuzden Berger kodları, Bose-Lin kodları vb NMY yerine yeni koldlar geliştirilmişler. Bu yontemlerle sadece çıkışa yayılabilen ve çıkışta maskelenemeyen arızaları tespit edebilir. Başka bir deyişle, bu kodlar gizli hataları ihmal eder. Ayrıca, bazı kodlama teknikleri iyi bir hata toleransı performans alanı ek yükü ile sonuçlanabilir. Kodlama şeması ile ilişkili alan problemini çözmek için, mantıksal ima kullanarak çevrimiçi hata tespiti yapılır. Bu yaklaşımda gizli hatalar ihmal edilmesine rağmen, hata tespit edilebilirliği kodlama şemasıyla aynı veya daha düşük alan maliyeti ile daha da iyi tutulur. Mantıksal uygulama arıza tespit şemasında, ara düğümlerde arıza oluşumunu tespit etmek için birkaç AND geçidi kullanılır. Yukarıda belirtilen tüm tekniklerin gizli hataları ihmal ettiği gösterilmiştir. Ayrıca, tersinir tabanlı devremizin devredeki gizli arıza problemini tamamen çözdüğünü ve hem alan hem de arıza tespit performansında iyi sonuçlar verdiğini gösteriyoruz. Tersinir hesaplama, düşük güç tüketimine sahip bir hesaplama paradigmasıdır. Teoride tersinir mantığın güç tüketimi sıfıra eşittir. Bu düşük güç tüketimi, tersinir hesaplamada giriş ve çıkışların bire bir haritalanabilmesinin bir sonucudur. Bu nedenle, sistemin entropisi düşüktür ve bilgi kaybı olmaz. Motivasyonumuz tersinir devrelerin düşük güç tüketimini kullanmak değildir. Motivasyonumuz tersinir hesaplamayı kullanarak hata korunumlu CMOS devreler elde etmektir. Tersinir mantık, giriş ve çıkış terminali arasında iki yönlü bir ilişkiye sahip olduğundan, hata gözlemlenebilirliğinde kayıp olmamaktadır ve bu da yüzde yüz hata tespitine olanak sağlar. Bu çalışmada, ilk önce tersinir mantık kapılarını kullanarak hataya dayanıklı devre elde etmek için birkaç yöntem öneriyoruz. Önerilen ilk yaklaşım, MPMCT adı verilen geleneksel tersinir mantık kapılarını kullanarak hata algılama/düzeltme özelliğine sahip tersinir bir devre tasarlamak için Hamming kodunu kullanmaktır. Önerilen ikinci yaklaşım, mükemmel hata toleransı kabiliyeti elde etmek için parite koruyucu olan 2T-MPMCT kapıları olarak adlandırılan kapı kütüphanesini kullanmaktır. Bu yaklaşım, hataya dayanıklı olmayan bir MPMCT sentezlenmiş devreyi, hataya dayanıklı devreye dönüştürür ve devre boyutunu da arttırır. Ayrıca, karmaşık fonksiyonlar için, bir MPMCT sentezlenmiş devrenin hataya dayanıklı bir devrelere dönüştürülmesi pratik değildir, çünkü boyuttaki artış çok olabilir. Bunun nedeni, kullanılan sentezleme tekniğinin 2T-MPMCT kapı kütüphanesi için değil, MPMCT kapı kütüphanesi için optimize edilmesidir. Bu nedenle, 2T-MPMCT kapı kütüphanesinin genel bir formu olan ET-MPMCT kapı kütüphanesini kullanarak bir sentez tekniği öneriyoruz. Ayrıca, Fredkin kapı kütüphanesi için sadece Fredkin kapılarını kullanarak herhangi bir fonksiyonu sentezlemek için bir sentez tekniği öneriyoruz. Önerilen yaklaşımlarımızdan birini kullanarak devrenin sentezlenmesinden sonra, her bir tersinir kapı, geleneksel CMOS kapıları kullanılarak hatasız CMOS devresine dönüştürülür. Ayrıca, tüm devreler Cadence'de sentezlenir ve simüle edilir. Çoğu durumda sonuçlarımız, devre alanı, güç tüketimi ve hata algılama oranı açısından üstünlük göstermektedir.

Reversible computing is a computing paradigm that has low power consumption. In theory the power consumption of reversible logic is equal to zero. This low power consumption is due to one-to-one matching of input and output of reversible logic. Hence, the entropy of the system is low and no information at the output is overwritten and just it is pushed out of the output. Our motivation is not the low power consumption of the reversible circuits. We have investigated the one-to-one matching of reversible circuits to achieve fault-tolerant circuits using conventional CMOS gates. Since reversible logic has a bijective relationship between its input and output terminal, fault observablity is 100%. This means that any fault upsetting a node in a reversible circuits manifests itself at the output. Hence, no fault can be masked at the output of a reversible circuit. On the other hand, conventional CMOS logic gates are not fault free and some gates such as AND, OR, etc, mask fault at the output upon occurrence of a fault at their input port. Therefore, we have borrowed the idea of bijective relationship of input and output of reversible logic to design CMOS logic based circuits to be fault-tolerant. In this work, we first propose several methods to achieve fault-tolerant circuitry using reversible logic gates. The first proposed approach is to use Hamming code to design a reversible circuit with error detection/correction capability using conventional reversible logic gates called MPMCT. The second proposed approach is to use our proposed gate library called 2T-MPMCT gates which are parity preservative, to achieve perfect fault tolerance capability. This approach converts a MPMCT synthesized circuit which is not fault-tolerant to a fault-tolerant circuit with a little overhead. Moreover, for complex functions, it is not feasible to convert a MPMCT synthesized circuit to a fault-tolerant one because the final area overhead might be huge. This is due to the fact that the used synthesized technique was optimized for MPMCT gate library not for 2T-MPMCT gate library. Hence, we propose a synthesis technique using ET-MPMCT gate library which is a general form of 2T-MPMCT gate library. Besides, we also propose a synthesis technique for Fredkin gate library to synthesize any given function using Fredkin gates solely. After synthesis of the circuit using one of our proposed approaches, then each and every reversible gate is converted to its fault-free CMOS circuit using conventional CMOS gates. Furthermore, all the circuits are synthesized and simulated in Cadence. And in most cases our results shows a superiority in terms of occupied die area, power consumption and error detection rate.