Sürekli-zamanlı Kaos İle Rastgele Sayı Üreteci Tasarımı

Abstract

Bu çalışmada, tümleşik yapıda sürekli-zamanlı bir kaotik işaret üreteci kullanarak yeni bir rastgele sayı üreteci tasarımı ve bu tasarımın nümerik analizlerinden bahsedilmektedir. Bu yapıyı gerçeklerken kaos ve rastgele sayı üreteci tanımları incelemiş ve bu bilgiler doğrultusunda tasarım gerçeklenmiştir. Kaotik işaretin kaynak olarak kullanılabileceği ve tümleşik devre tasarımına yatkın rastgele sayı üreteci yapıları araştırıldığında en uygun yapının literatürde iyi bilinen çift osilatör örnekleme yapısı olduğu belirlenmiştir. Bu yöntemde D-tipi flip-flopun girişine hızlı osilatör uygulanırken saat girişine seğirmeli yavaş osilatör bağlanır ve seğirmeli yavaş osilatörün yükselen kenarlarında hızlı osilatör örneklenir. Bu yapının çıkışındaki rastgelelik yavaş osilatördeki seğirmenin rastgeleliğiyle ile sağlanmaktadır. Genelde fiziksel gürültü ile gerçeklenen yüksek seğirmeli salınım, bu çalışmada kaotik işaret kullanılarak elde edilmiştir. Seğirmeli yavaş osilatörün gerçeklenmesi kaotik işaret bindirilmiş üçgen işaretin karşılaştırıcıdan geçmesi ile sağlanmıştır. Rastgele sayı üreteci yapısı tasarlandıktan sonra bu yapının matematiksel modeli çıkarılarak bu yapının tasarım parametrelerine olan duyarlılığı ve optimum çalışma noktaları nümerik analiz edilmiştir. Nümerik analizden elde edilen sonuçlar kullanılarak yeni tasarlana rastgele sayı üreteci laboratuar ortamında ayrık elemanlarla tasarlanmış ve gerçekleştirilen devreden elde edilen bit dizisi NIST’in NIST–800–22 dokümanında yer alan rastgelelik testine tabi tutulmuştur. Ve test sonuçlarından, üretilen bit dizisinin herhangi bir rastgele olmayan davranış göstermediği anlaşılmaktadır. Böylece kaos tabanlı yapılarla kullanarak rastgele sayıların üretilebileceği gösterilmiştir.

In this work, the design of a new random number generator circuit using continuous-time chaos in integrated circuit structure and this structure’s numerical analyzes are described. While this structure is realized, definition of chaos and random number generator are studied and according to these studies design is realized. When the random number generator using chaotic signals as source and capable of integrated circuit design are investigated, the best structure in the literature is determined as dual oscillator sampling technique. In this method, fast oscillator is applied in D-type flip flop’s data in while jittered slow oscillator is applied in clock and at the rising edges of jittered slow oscillator, fast oscillator are sampled. Randomness of this structure’s output is realized by jitter’s randomness of slow oscillator. Generally high jittered oscillation realized by physical noise, is determined by using chaotic signal in this study. After random number generator’s structure is designed, by extracting the mathematical model sensitivity of this structure’s design parameters and optimum operating points are numerically analyzed. Using the results of numerical analyzes, new designed random number generator is realized in the laboratory with discrete components and bit sequence is generated from the realized circuit. The level of the randomness of the obtained bit sequence is tested by NIST–800–22. The results of the test confirmed that the generated bit sequences do not show any nonrandom behavior. So by using chaos based structures random numbers can be produced is shown.