Cmos (k) Winners-take-all Circuits Of O(n) Complexity

Abstract

Yüksek performanslı Kazanan-Hepsini-Alır (KHA) devrelerine duyulan gereksinim, analog uygulamalar açısından sundukları avantaj dolayısıyla önem kazanmıştır. Bu bloklar, uygulanan giriş vektörünün en yüksek genlikli elemanım seçerler. Diğer yandan K-Kazanan-Hepsini-Alır (KKHA) devreleri toplam n adet hücreden en yüksek genlikli işaret uygulanan k adet hücreyi seçer ve aslmda KHA devrelerinin daha genel hali olarak görülebilirler. (K)KHA devreleri, karmaşık sınıflama, kontrol ve optimizasyon problemlerini çözmekte gittikçe daha fazla kullanılan yapay sinir ağlari mimarilerinin vazgeçilmez bileşenlerindendir. Özellikle filtre bölümlerinde KHA işlemini kullanan birçok işaret işleme devresi tasarlanmıştır. 0(N2) karmaşıklığındaki devrelerde her hücre karşılıklı etkileşim içinde bulunmalıdır. Giriş sayısı arttıkça, bağlantı sayısının artması nedeniyle bu mimarilerin gerçeklenmelerinde zorluklar ortaya çıkar. Bu durumlarda 0(N) karmaşıklığındaki devreler daha avantajlı olur. KHA devrelerinden en sık kullanılanı Şek. l'de görülen Lazzaro devresidir. Jgir Değerlendirme düğümü ^ it JL 1KUYRUK Ortak kaynak düğümü Şekil 1. Lazzaro KHA devresi. XV Bu devrenin ayırma kabiliyeti M2 transistorunun yerine basit veya regüle edilmiş kaskod akım kaynağı yerleştirilerek arttırılmıştır. Bu şekilde değiştirilmiş devreler Şek. 2 ve Şek. 3 'de görülmektedir. XGIR Değerlendirme düğümü VGM3.-*İtHC!M3 * -L AKUYRUK Ortak kaynak düğümü Şekil 2. Basit kaskod Lazzaro devresi Vdd t hj> Değerlendirme düğümü VDD 6 KUTUPLAMA M2 Mİ «ı Ortak kaynak düğümü Hücren r KUYRUK Hücre 2 Hücre 1 Figure 3. Regüle edilmiş kaskod Lazzaro KHA devresi. xvı Devrenin ayırma kapasitesindeki artış akım kaynağının küçük işaret çıkış direncindeki artmaya bağlıdır ve ilk devre için t kat, ikinci devre için ise SdsM3 gmM3 gTM4 gdsM3 (gdSMA+SoBIAs) kattır. Pozitif geribeleme (K)KHA devrelerinin ayırma kabiliyetini arttrrmak için kullanılabilecek etkili bir yöntemdir. Fakat devre her seçme işleminden sonra bu dununda takılı kalır. Yeni bir seçme işleminden önce, bir önceki kazananın öncelikli olmaması için bir eşitleme işlemi yapılmalıdır. Bu tezde, 0(N) karmaşıklığında iki adet pozitif geribeslemeli devre önerilmektedir. Bunlardan ilki Şek. 4'de görülen KHA devresidir. KUYRUK1 Vdd rCM18 M12>-pH 15 M17 Cmio Ö M14JHHI.M13 T / «.Hücre n 1 / N. / I Değerlendirme I düğümü jJ Hücre 2 Hücre 1 Ortak kaynak düğümü Akim Kaynagi 0i L ÜSıJ Yükleme, fazi Seçim fazi r Şekil 4. Önerilen KHA devresi. XVU Önerilen devre, uygulanan pozitif beslemenin miktarını kuyruk akımı ile boşaltma akımı arasındaki oranı sabit tutarak otomatik olarak ayarlamaktadır. Bu oran birden küçükse devre kazanan hücreyi seçemezken, bu oranın ikiden büyük olması halinde kazanan hücre sayısı birden çok olabilir. Bunun nedeni, kuyruk akımının kazanan hücreyi takib eden hücrelere kazanan olmaları için yetecek doldurma akımını sağlayacak kadar yüksek olmasıdır. Bu nedenle, sözkonusu oran için en uygun değer 1.5 dir. Önerilen ikinci pozitif geribeslemeli yapı ise Şek. 5'de görülen KKHA devresidir. Değerlendirme düğümü U J Hücre 2 Hücre 1 $*l~l_ 02 03, 1_ 1_ Yükleme. Seçim Kenetleme fazi fazi fazi Şekil 5. Önerilen KKHA devresi. Mİ 3 transitörünün savak akımı I Mi3 = (k +r) I no eşitliğini sağlayacak şekilde ayarlandığında ( burada k bir tamsayı, r ise birden küçük sıfırdan büyük bir sayıdır), önerilen devre en yüksek giriş gerilimine sahip k adet hücreyi seçer. xvm Her iki devre de n-kuyulu, tek metal ve tek polisilisyum katmanlı 3 um CMOS teknolojisinde gerçeklenmiştir. Devrelerin kararlılığı incelenmiş ve devrelerin kararlı çalışabilmesi için tasarımın hangi sınırlar içinde kalınarak yapılması gerektiği belirtilmiştir. Devrelerin işlevselliği ölçüm sonuçlarına dayanılarak gösterilmiştir. Ölçüm sonuçlan, önerilen yapıların yüksek hız ve yüksek ayırma kabiliyeti gereken uygulamalarda kullanabilineceğini göstermiştir. Bu sonuca basit devre yapılarıyla erişilmiş olmasi devreleri yapay sinir ağlari ve işaret işleme uygulamaları için daha da uygun kılmaktadır.

The demand for high performance winner-take-all (WTA) circuits has become more pronounced because of their promise for analog applications. These circuits are used to select the one with the highest magnitude among elements of an input vector. K- winners-take-all circuit (KWTA), on the other hand, selects the most activated k cells, among n total cells and can be considered as a generalized version of WTA circuits. (K)WTA circuits are among key components of most neural network architectures which are increasingly being used for solving complex engineering classification, control and optimization problems. A variety of signal processing circuits using WTA function, especially in filtering sections have also been reported. WTA circuits of 0(N2) complexity requires an individual interaction between each cell pair. As n (input count) increases implementation becomes more difficult due to large number of interconnections. In these situations, architectures of 0(N) complexity become advantageous. The most widely used WTA circuit is the Lazzaro circuit shown in Fig. 1. Evaluation, node ^ i» -L XTAIL Common source node Figure 1. Lazzaro WTA circuit. With either of the two proposed modifications in which the transistor M2 is replaced by a cascode current or a gain-boosted-regulated-cascode current source, the resolution of this circuit can significantly be increased. The modified circuits are shown in Fig. 2 and Fig. 3, respectively. The resolution enhancement is related to the small-signal output resistance increase and is g^M3 gdsM3 fold for the simple cascode circuit while gTM3 gTM4 SdsM3 {gdsM4+goBIAS) case. fold for gain-boosted-regulated-cascode current source Evaluation node V VGM3 ^-CM3m1 It J. *TAIL Common source node Figure 2. Simple cascode Lazzaro WTA circuit KnP Vdd IlN. O Evaluation node VDD £ CM3 M4> M2> Ml ^ Common source node Cell n l^TML Cell 2 Cell 1 Figure 3. Gain-boosted regulated cascode WTA circuit. XI Positive feedback is an effective tool to increase discrimination capability of WTA and KWTA circuits. However, it causes the circuit to become stuck in a stable state after the competition phase. Before a new selection, the circuit should be initialized by suppressing the positive feedback in order to prevent the cells corresponding to the winners of the previous phase to become privileged. In this dissertation, two new circuit topologies of 0(N) complexity have been proposed. Both are based on positive-feedback approach. The first one is a WTA circuit shown in Fig. 4. TAIL Vdd 2 M18 M12 53 4 M17 Mil OI10 a M143KHCM13 T 1 Tv^11" ~ ' / X Current source Common -source-node Celll 01 ~L 01 _J 02' Charging. Phase Selection Phase Figure 4. The proposed WTA circuit of 0(N) complexity. Xll The proposed circuit automatically limits the amount of positive feedback applied, keeping the ratio, r, of the tail current to the discharging current, constant. If this ratio is less than 1, the circuit cannot select any winner, on the other hand if it is greater than 2, the tail current becomes high enough to supply excessive charging current to the cells following the winner, leading the circuit to select more than one winner. Then, 1.5 seems to be the most appropriate value for this ratio. The second proposed topology is for a KWTA circuit shown in Fig. 5. Charging. Selection Stabilization Phase Phase Phase Figure 5. The proposed KWTA circuit of 0(N) complexity. When the drain current of Ml 3 is set to I Mi3 = (k +r) I \o (where k is an integer and r is a real number between zero and one) the proposed circuit ensures xiu selection of the highly activated k cells (k evaluation nodes having highest initial voltages). Both circuits have been implemented in a 3 urn, n-well, single-polysilicon, single-metal, CMOS technology. The stability issue is examined and the bounds for a stable operation are determined. The functionality of the circuits has been verified based on measurement results. Test results also confirmed that the circuits achieve a high speed and a very good resolution along with a simple structure which make them highly suitable for neural network and analog VLSI signal processing implementations.