2.4 GHz CMOS PLL frequency synthesizer

Abstract

Bu çalışmada, PLL devrelerinin teori, tasarım ve analizi incelenmiş ve 2.4 GHz CMOS PLL Frekans Sentezleyici devresi UMC 0.18 um dijital-prosesi kullanılarak gerçeklenmiştir. Tasarım otomasyonu sağlamak amacıyla MATLAB, Simulink ve AHDL PLL modelleri hazırlanmıştır. PLL devrelerinin simulasyon zamanım azaltmak amacı ile bazı simulasyon teknikleri önerilmiştir. Zaman ve frekans domenlerinde faz gürültüsü simulasyon teknikleri detaylı bir şekilde incelenmiştir. Yeni bir faz-frekans algılayıcı yapısı gerçeklenmiştir. Bu yapı sayesinde, yük- pompası devresinde çok büyük akım farkları oluşsa bile, PLL'in statik faz hatası sıfıra yakın olmaktadır. Gerilim kontrollü osilatör, diferansiyel bir ring-osilatör olarak gerçeklenmiştir. Bu yapının besleme gerilimi duyarlılığı oldukça düşüktür. Gerilim kontrollü osilatör çıkışındaki işareti kuvvetlendirmek amacı ile yeni bir kuvvetlendirici yapısı önerilmiştir. Frekans bölücünün 64 gibi sabit bir bölme oram gerçeklemesi istenmektedir. Bu amaçla TSPC yapısı kullanan D flip-fiop'lar ile asenkron bölücü yapılmıştır. TSPC yapısı oldukça yüksek frekanslarda çalışmaya olanak sağlamaktadır. Bu yapı sayesinde frekans bölücü 8.5 GHz frekansına kadar çıkabilmektedir. Çıkış gürültü şartı tek basma PLL ile gerçeklenememiştir. Bu nedenle PLL devresinin çıkışına, gürültü süzgeci olarak bir DLL devresi tasarlanmıştır. PLL devresi normal şartlar altında 18 mW güç harcamakladır. DLL devresi ise bundan az olmakla birlikte buna yakın bir güç harcamasına sahiptir. PLL tasarımının toplam alam ise 200 um x 1 1 0 um'dir.

In this study, the theory, design and analysis of PLL circuits are examined and a 2.4 GHz CMOS PLL Frequency Synthesizer implemented in UMC 0.18 urn digital- process. MATLAB, Simulink and AHDL PLL models are prepared for design automation. Some simulation techniques are defined to reduce the simulation time of the PLL circuits. These techniques use a simple phase-domain PLL model. Phase noise simulation techniques for both time and frequency domains are analyzed in detail. A new phase-frequency detector topology is presented. With this topology, static phase error of the loop remains close to zero even if the charge-pump has a large amount of current mismatch. The VCO of the PLL is implemented with a differential ring oscillator. The VCO has a superior supply noise performance. A new output amplifier topology is also presented. The frequency divider has a constant division ratio of 64. The divider is implemented as an asynchronous divider using true single phase clock (TSPC) D-type flip-flops. TSPC architecture enables high frequency operation; therefore the divider operates up to 8.5 GHz. However, the output noise is out of the jitter specification, which is ± 20 ps. To satisfy the jitter specification, a DLL is used as a noise filter at the PLL output Entire PLL design consumes 18 mW under typical conditions, and the DLL design power consumption is less, but close to the PLL power consumption. Total area of the PLL is 200 umx 110 urn.