Kombinezonsal devrelerde tek takılı kalma hatalar için test dizisi üretimi

Abstract

VLSI devrelerin karmaşıklığı, her on sekiz ayda bir tümdevre içindeki tranzistör sayısının iki katma çıkması olarak varsayılan Moore kuralına göre arttıkça test maliyeti, bütün tümdevre üretim maliyeti üzerinde önemli bir faktöre sahip olmaktadır. Test maliyetleri ise test dizisi üretme ve test uygulama işlemlerini içerir. Tarama tabanlı test edilebilir tasarım (DFT) tekniklerinin, bugünkü VLSI devrelerinde oldukça fazla kullanılması ile kombinezonsal devreler için test dizisi üretimi daha da önemli hale gelmektedir. Tarama tabanlı DFT teknikleri, test amaçlan doğrultusunda bir ardışıl devreyi, bir kombinezonsal devreye dönüştürebilir. Bundan dolayı geniş yelpazedeki VLSI devrelerinin test problemini çözmek için kombinezonsal devrelerde test dizisi üretme işlemini etkili bir şekilde yapan test dizisi üreticilerine gerek duyulur. Test işleminde önemli bir konu, test dizisi üretiminde kullanılan hata modelidir. Hata modelinin seçimi için ana gereksinim, hata modelinin, devreler içinde sıklıkla meydana gelen fiziksel hatalardan oluşan fonksiyonel değişimleri kapsayabilecek olmasıdır. Bu tezde, klasik hata modeli olarak bilinen ve kombinezonsal devrelerde tek takılı kalma hatalar için oluşturulan hata modeli incelenmiştir. Tek takılı kalma hatalar için test dizisi üretme aşamaları tanıtılmıştır. Hata katılması, hata aktarımı ve bağlantı doğrulama gibi test dizisi üretme aşamaları ve bu aşamalarda kullanılan yöntemler açıklanmıştır. Kombinezonsal devrelerde tek takılı kalma hatalar için test dizisi üretimi, verilen bir hatayı algılama doğrultusunda devre girişlerindeki uygun lojik atamaların bulunması ile sonlu uzayda arama problemi olarak görülebilir. Arama uzayının büyüklüğü devrenin girişleri ile üstel olarak değiştiğinden dolayı, test dizisi üretme işleminin zaman boyutundaki karmaşıklığının üstel olduğu ispatlanmıştır ve test dizisi üretimini hızlandıracak etkili tekniklerin bulunması önemlidir. Bu yüzden verilen bir hata için test dizisi bulmada kullanılan karar ağaçlan ve karar ağacında yapılan bir arama sırasında test dizisinin bulunmasına rehberlik etmede kullanılan test edilebilirlik ölçüleri önemlidir. Bu tezde, test dizisi üretiminin değişik seviyelerinde farklı karar ağaçları ve SCOAP olarak adlandınlan test edilebilirlik ölçüsü tanıtılmıştır. Lojik devrelerin hata simülasyonu, test dizisi üretme işleminin önemli bir parçasıdır. Hata simülasyonu, hata sözlüklerinin oluşturulması, hataları algılaması için üretilmiş test dizilerinin doğruluğunun kanıtlanması ve lojik hataların konumlarının belirlenmesi için kullanılır. Daha da fazlası, hata simülasyonu, test dizisi ile algılanan bütün hatalann bulunması ile verilen test dizisinin hata kapsamının bulunmasında sıklıkla gereklidir. Hata simülasyonu, devrenin farklı hata durumları altında tasarımcı tarafından incelenmemiş davranışını analiz etmek için uygulanır. Bu tezde, kritik yol takibi tabanlı hata simülasyonu tanıtılmıştır ve test dizisi üretiminde verilen bir test ıx dizisi ile algılanan hataların belirlenmesi için kullanılmıştır. Ayrıca verilen bir test edilemez hata ile algılanan test edilemez hataları belirleyen yöntem, test dizisi üretiminde kullanılmıştır. Küçültülmüş test kümeleri, VLSI devrelerin test uygulama süresini azaltması açısından oldukça önemlidir. Aynı zamanda küçük test kümeleri, test saklama gereksinimlerini küçültür. Bu tezde, hata simülasyonları kullanılarak veya kullanılmadan elde edilen test kümesi için iki farklı test kümesi küçültme yöntemi tanıtılmıştır. Sonuç olarak bu tezde verilen yöntemler ile COM_TEST olarak adlandırılan test dizisi üreticisi, bir bilgisayar programı olarak geliştirilmiştir. COM_TEST farklı devreler üzerinde test edilmiş ve sonuçlar verilmiştir.

As the complexity of VLSI circuits is increasing at the rate predicted by Moore's law, i.e. transistor count per chip is doubling every eighteen months; testing cost is becoming an important factor in the overall integrated circuit manufacturing cost. Testing cost is incurred by test pattern generation and test application processes. Since the scan-based Design for Testability (DFT) techniques are increasingly used in today's VLSI circuits, test generation for combinational circuits is becoming more important. Scan-based DFT techniques can convert a sequential circuit into a combinational circuit for testing purposes. Therefore a test generator that can efficiently handle combinational circuits is necessary for solving the testing problem for wide range of VLSI circuits. An important issue in testing is the fault model used in test generation. The main requirement for the choice of the fault model is that the modei should be able to capture the change in functionality caused by most of the commonly occurring physical defects in the circuit. In this thesis, a fault model for single stuck at faults in combinational circuits known as classical fault model is examined. Levels of test pattern generation for single stuck at faults are introduced. Fault insertion, fault propagation and line justification levels of test pattern generation and methods used in these levels are explained. Test pattern generation for single stuck at faults in combinational circuits can be viewed as a finite space search problem of finding appropriate logic assignments to the circuit's inputs such that a given fault is detected. Since the size of search space is exponential in the number of circuit's inputs and the test pattern generation problem has been proven to be NP -complete, it is very important to find efficient techniques to speed up the test pattern generation process. Therefore decision trees used in finding a test pattern and testability measures used in guiding to find a test pattern during a search in the decision tree are important. In this thesis, different decision trees in different levels of test pattern generation and testability measure called SCOAP is introduced. Fault simulation of logic circuits is an important part of test pattern generation process. It is used for the purpose of generating fault dictionaries and for verifying the adequacy of test patterns intend to detect and locate faults. Moreover, fault simulation is often necessary to determine the fault coverage of given test pattern that is to find all the faults detected by the test. Fault simulation is also employed for analyzing the operation of a circuit under various fault conditions in order to detect circuit behavior not considered by the designer. In this thesis, critical path tracing based fault simulation is introduced and used in test pattern generation to detect the faults in circuit with a given test pattern. Also a method to detect untestable faults with a given untestable fault is used in test pattern generation. XI Compact test sets are very important for reducing the test application time of VLSI circuits. Small test set also reduce the test storage requirements. In this thesis, two kinds of test set compaction methods are introduced for test set which is generated with or without fault simulations during test generation. As a result, a test generator called COM_TEST is implemented as a computer program with the methods given in this thesis. COM_TEST is tested on different test circuits and results are given.