Kaotik Osilatör Tabanlı Rasgele Sayı Üreteci

Abstract

Bu çalışmada, yüksek hızlı, sürekli zaman LC-kaotik osilatör tasarlanmış ve bu osilatörün çıkışları rasgele bit üretiminde kullanılmıştır. Hem Bipolar hem de MOS transistorlu osilatör versiyonları için devre deklemleri türetilmiştir. Bu denklemlerin nümerik denklem çözücü programlar yardımıyla çözülmesiyle kaotik osilasyonun sağlandığı görülmüştür. Devreler, Spectre spice simülatörü ve IHP SGB25VD 0.25µm SiGeC BiCMOS prosesi model parametreleri kullanılarak test edilmiştir. Rasgele sayı üretimi, osilatör çıkışlarının 2 farklı referansla karşılaştırılmasıyla elde edilmektedir. Oluşturulan bitlerin istatistiksel özelliklerini iyileştirmek amacıyla Von-Neumann algoritması tasarlanarak entegre edilmiştir. Üretilen çıkış bitleri periyodik olmadığından anlamlı bitlerin oluşma anlarını belirten bir saat işareti tanımlanmıştır. Rasgele sayı üretimi için gerekli olan alt bloklar yüksek hızlı çalışmaya uygun olacak şeklide Emetör Bağlamalı Lojik ve Akım Modlu Lojik aileleri kullanılarak tasarlanmıştır. Spectre simülatöründe gerçekleştirilen simülasyonlar, tasarlanan rasgele bit üretecinin yaklaşık 300Mbit/s hızında çıkış oluşturabildiğini göstermiştir. Çıkış işaretlerini cip dışına alabilmek amacıyla Akım Modlu Lojik çıkış sürecüleri tasarlanmıştır. Kaotik osilatör ve rasgele bit üreteci sistemi, IHP SGB25VD 0.25µm SiGeC BiCMOS prosesi ile gerçeklenmiş ve üretime gönderilmiştir. Çipin toplam güç harcaması 50mW mertebesindedir. Toplam kırmık alanı 1 mm x 0.5 mm’dir.In this study, a high speed continuous time LC-chaotic oscillator was designed and utilized as a random bit generator. Circuit equations were derived for both MOS transistor and BJT versions. These equations were solved by using numeric solvers, and chaotic oscillation was observed. Spectre circuit simulator was used as the simulator. Circuits were verified by using IHP’s SGB25VD 0.25µm SiGeC BiCMOS process. To generate successive ‘1’s and ‘0’s, two comparators with different references were used. A well-known Von-Neumann de-skewing algorithm was also implemented in order to improve statistical properties of the generated bit stream. The clock signal was constructed using the outputs of the comparators in order to define the bit generation events. The random bit generation sub-blocks were implemented as bipolar Emitter Coupled Logic (ECL) and Current Mode Logic (CML) gates. Spectre simulations showed that the average throughput of the designed random bit generator is approximately 300Mbit/s. The CML output drivers were designed to output the generated data and clock signals. The whole system, including the BJT chaotic oscillator and the random bit generation sub-blocks, were implemented in IHP’s SGB25VD 0.25µm SiGeC BiCMOS process. The chaotic oscillator and the random bit generator block consume approximately 50mW power under typical conditions. Total area of the chip is 1 mm x 0.5 mm.