Bir İkili Edwards Eğrisinin Donanımsal Gerçeklemeleri

Abstract

Teknolojinin gelişmesi ve hayatımıza olan etkisinin artmasıyla, kriptolojinin günlük hayatımıza etkileri de belirgin bir biçimde görülmeye başlamıştır. ATM ve ID kart şifreleri, bilgisayar şifreleri, güvenli e-posta, online bankacılık işlemleri ve online ticaret gibi günlük kullanımlarımız belirli kriptografik protokoller üzerinden gerçekleştirilmektedir. İlk zamanlarda yüksek hız ve yüksek işlem gücü kapasitesine sahip devreler tasarlanmasına çalışılırken, günümüzde enerji ve alan kısıtlamasında olan kullanım alanlarının yaygınlaşmasıyla güç ve alan tasarruflu gerçeklemeler büyük önem kazanmıştır. Bu çalışmada, Nisan 2008’de sunulan ve eliptik eğrinin tüm noktalarını tanımlayan (“bütünlük”) Edwards Eğrilerinin minimum alanda gerçeklenmesine çalışılmıştır. Gerçekleme adımları, register sayısı optimizasyonu ve paralel işlemlerle döngünün hızlandırılması anlatılmıştır. Gerçeklemenin güvenlik durumunun SPA (Simple Power Analysis)’ya dayanıklı tasarımı belirtilmiş ve işlemi yavaşlatmasına rağmen yan-kanal ataklarına karşı dayanıklı olarak tasarlanmıştır. Gerçeklemenin alan harcaması, RFID etiketlerinin alan harcama aralığında olduğundan, tasarım uygulanabilir ve üretilebilirdir. Son olarak, güç, alan ve hız karşılaştırılmaları verilmiştir.A technological progress and its increasing influence on our daily life have made cryptology more evident. Daily applications such as ATM and ID cards, computer passwords, secure e-mail, online banking and online commerce are made via certain cryptology protocols. In early times, the specification of designs depended on high speed and performance. In addition to these, nowadays, low power and small die area implementations have become more important according to the widespread usage of limited power and area specifications. In this study, Edwards curve is implemented in minimum area specification which is defined over all of the points of the elliptic curves (“completeness”) as proposed in April 2008. The statement of the study includes the implementation steps, the optimization over the number of registers and the parallelism of the design to gain speed. The implementation is designed in such a way that it is secure against the simple power analysis (SPA), although it slows down the process speed. Area consumption of the implementation is in the acceptable range of RFID tags, then it can be applied and produced as an ASIC design. Finally, the comparison of power, area and speed are indicated.