1 MHz Çıkış Frekansında 80+dB SFDR Başarımı Elde Eden 0.18 Um 16-b 32 MSPS CMOS Gerilim Çıkışlı Sayısal-analog Çevirici Tasarımı

Abstract

Sayısal işaretlerin, analog kontrol ve transfer sistemlerine arabağlanması, sayısal-analog-çevirici (DAC) olarak isimlendirilmiş entegre devreler (IC) ile gerçekleştirilir. Bu elektronik mimariler ile, yüksek örnekleme frekanslarında, yüksek hassasiyet ve yüksek dinamik doğrusallık elde edebilmek, tüm ilgili başarım ödünleşimlerinin karmaşık bir şekilde bağlantılı olması nedeniyle, her zaman süregiden bir araştırma alanıdır. Başarım ödünleşimlerinin doğası gereği, belli DAC mimarileri belli uygulamalar için kullanılır ve bu uygulamalar altı ana parametreyi önceliklendirir: fiziksel boyut, güç tüketimi, çözünürlük, bant genişliği, duyarlık ve maliyet. Her türlü iletişim, veri toplama, işaret işleme ve kontrol sistemlerinde kullanılan DAC mimarileri, iki aile şeklinde sınıflandırılabilir: (i) monotonluk, sürüklenme duyarlığı ve yerleşme duyarlığı pahasına yüksek hız sağlayan akım-mod tip mimariler ve (ii) yüksek hız ve çözünürlük pahasına yerleşme duyarlığı sağlayan gerilim-mod tip mimariler. Zamanla değişen yükleri doğrusal bir yerleşme karakteristiği ile sürebilmek için DAC'ların çıkışlarında bir tampon katı olmalıdır. Akım-mod tip mimarilerde bu tampon katı, akımdan gerilime dönüştürücü olarak işlev görür. Dönüşümü yapmak için kullanılan geri-besleme direncinin gerilim ve sıcaklık ile sürüklenmesi, bu tip mimarilerin hassas yerleşme niteliğini kısıtlar. Akım-mod DAC çıkış katı direncinin silikon özerinde imal edildiği ve bu sorunun kısmi olarak giderildiği tasarımlar mevcut olsa da, bu mimarilerin de gliç (zamanlama hatalası) problemleri vardır. Bu nedenle yerleşme karakteristiğinin doğrusal olması gerektiği hassas dalga üretimi uygulamalarında, tercih edilmezler. Bu çalışma, daha karşılanmamış bir gereksinim olan, hassas yerleşme, yüksek hız ve yüksek çözünürlük sağlayan bir DAC mimarisi önerisidir. Tasarım, standart direnç-dizesi tip tamponlu gerilim çıkışlı DAC mimarisini baz almakta ve zamanla değişen yükleri yüksek çıkış frekansları için sürebilmek adına dinamik doğrusallık başarımını geniş ölçüde geliştirmektedir. Direnç-dizesi tip DAC mimarilerinin çalışma prensibi, bir direnç dizesi üzerindeki düğümlerin, giriş kod çözücüsü tarafından kontrol edilen bir anahtarlama şeması ile seçilmesi, ve bu düğüm üzerindeki gerilimin çıkış tamponu tarafından sürülmesi üzerine kurulmuştur. Bu direnç-dizesi, anahtarlar ve çıkış tamponunun çalışma aralığı tarafından belirlenen iki gerilim referansı arasında, tam ölçek çıkış aralığını eşit parçalara böler. Bu tür veri dönüştürücülerinin DC başarımını, gerilim referanslarının hassasiyeti, ve daha önemlisi, direnç-dizesi elemanlarının uyuşması belirler. Statik doğrusalsızlıklar olarak adlandırılan bu sorunlar, düşük bant genişliklerinde tipik olarak 10 bitlik, yüksek maliyetli proseslerde lazer kırpma gibi özel teknikler kullanılarsa 12 bitlik doğruluk verebilecek derecede sayısal olarak kalibre edilebilir. Bu tekniklerden, off-chip taramalı-tablo (look-up-table) DC kalibrasyonu olarak adlandırılan yöntem, düşük maliyetli DC kalibrasyonlar arasında standart uygulama haline gelmiştir ve bu tasarım için tape-out sonrası kullanılacağı varsayılmıştır. Bu yöntemle alınabilecek çözünürlük sınırlı olduğundan, 16 bit seviyesinde doğruluk alabilmek için, ikinci bir DAC katı olarak ara-değer-bulan OPAMP (interpolating OPAMP) gibi mimariler kullanılabilir. Devreyi hızlandırmak adına, çıkış katı zaman sabitini asgariye indirmek için düşük eşdeğer dirençli direnç-dizesi mimarilerinin de kullanımıyla, piyasadaki mevcut en iyi performans veren DAC tasarımlarına yakın benzetim sonuçları alınabilmektedir. Fakat, yüksek bant genişliklerinde dinamik doğrusallığı etkileyen hata mekanizmaları çoğunlukla çözülememiş durumdadır. Bu eksiklik, gerilim çıkışlı DAC mimarilerinin yüksek hızlı hassas dalga üretimi uygulamalarında kullanılmasını kısıtlamaktadır. DAC mimarilerinin en temel dinamik başarım ölçüsü, çıkış dalgasının spüriyözsüz dinamik aralığıdır (SFDR). SFDR, işaret genliğinin kare ortalamalarının kökünün (rms), ilk Nyquist bölgesindeki en yüksek spüriyöz bileşenine oranıdır, ve toplam harmonik bozulma (THD) ve intermodulasyon distorsiyon (IMD) ile olan yakın ilişkisinden dolayı iyi bir dinamik doğrusallık göstergesidir. Bu çalışmada sunulan benzetim sonuçlarının çoğu, tam ölçek çıkış dalgasının SFDR'ı üzerinden incelenmiştir. Şu an piyasada state-of-the-art kabul edilen 16-bitlik gerilim çıkışlı DAC (TI-DAC8580), spesifikasyonunda listelenen en yüksek çıkış frekansında (200 kHz) 63 dB SFDR vermektedir. Bu çalışmada önerilen DAC mimarisi bu çıtayı büyük bir fark ile aşarak, 1 MHz'lik bir işaret için serim-sonrası (post-layout) 83 dB SFDR vermektedir. Bu başarımı elde etmek için, altı ana dinamik hata mekanizması belirlenmiş ve kompanse edilmiştir. Mimarinin çıkış katı, son altı biti (6 LSBs) sayısaldan analoga çevirme işlemini gerçekleştirmektedir. Bu işlem sırasında, mimarinin doğası gereği ara-değer-bulan OPAMP giriş kapasitesi koda-bağımlı olduğundan, çıkış hattı üzerinde görülen zaman sabiti her kod için değişmektedir. Bu idealsizlik, (i) dummy ara-değer-bulan OPAMP giriş katları ve dummy diferansiyel ikilisi anahtarları ile kompanse edilmiştir. Çıkış hattı üzerinde görülen zaman sabitinin kapasite bileşeni böylece zamandan bağamsız hale getirilmiştir. Giriş işaretinin ilk 10 bitini (10 MSBs) sayısaldan analoga çeviren blok, bir kaç kattan oluşan bir direnç-dizisi ve anahtarlama ağı olarak düşünülebilir. Çıkış hattı üzerinde görülen zaman sabitini her kod için değişik kılan bileşen bu katlar için dirençseldir. Direnç-dizisinin koda-bağımlı eşdeğer direnci ve koda-bağımlı kapalı anahtar direnci her boğum noktası için hesaplanmış ve benzetim ortamında ölçülmüştür. Ortaya çıkan direnç profili kullanılarak, (ii) koda-bağımlı direnç dizisi eşdeğer direnci ve (iii) koda-bağımlı VGS ve VBS ile değişen kapalı anahtar direnci, direnç dizisinin her boğumuna yerleştirilen seri kalibrasyon dirençleri ile kompanse edilmiştir. Mimarinin çalışma prensibi, her kod için bir kaç kat boyunca belli anahtarların açılması ve kapanması ile istenen direnç-dizisi boğumunun çıkış hattıyla iletime girmesi üzerine kuruludur. Bu esnada, zamanlama idealsizlikleri ve tranzistörlerin tipik davranışları gereği, bir takım doğrusal olmayan yük boşalımları gerçekleşmeltedir. (iv) Çıkış hattı üzerindeki yük enjeksyonu ve diğer ilgili zamanlama hataları, özgün bir diferansiyel direnç-dizesi ve diferansiyel ara-değer-bulan OPAMP mimarisi ile büyük ölçüde azaltılmıştır. Çıkış katı tamponunun doğrusallığı, DAC'ın SFDR başarımında kilit rol oynayan unsurlardan biridir. Küçük belirgin özellikli (small feature size) proseslerde, kısa-kanal etkisi (short-channel effect) olarak adlandırılan bir MOS transistör özelliği görülmektedir. Bu etki, uzun-kanallı (1um'den fazla) transiztorlerde tam anlamıyla lineer olmayan ID/VDS özeğrisini, kısa-kanallı transistorlerde daha doğrusal kılan bir etkidir. (v) Çıkış tamponu doğrusalsızlığı, kısa-kanal etkilerinden yararlanılarak class-AB çıkış katı transizstörlerinin hız-doygunluk bölgesinde sürülmesiyle büyük ölçüde azaltılmıştır. Direnç-dizisi mimarisinin eşdeğer direncini düşürmek için, diziyi düşük dirençli döngülerden oluşturmak, 2 kattan oluşan anahtarlama şemasında tipik operasyon sırasında yüzen düğümler oluşturur. (vi) Direnç dizesi yüzen düğümlerinin LSB hassasiyeti oluşturması, döngü ön-yükleme anahtarlarıyla giderilmiştir. Bu özgün mimari geliştirmelerinin yanında, tüm katların şematik seviyede detayları (anahtar boyutları, anahtarlama mimarisi, referans gerilimleri, kod çözücü şeması, direnç-dizesi döngü uzunluğu, direnç-dizesi akımı, anahtar katı sayısı, vb.), serimden sonra çıkış hattı oturma karakteristiğini hıza ve kod-bağımsızlığa optimize edecek şekilde belirlenmiştir. Benzetim ortamı Cadence 6.02 üzerinde Spectre+AMS ile TSMC 018 prosesinin BSIM4 modellerini kullanmaktadır. Bu çalışma yalnızca teorik mimarilerin geliştirilmesi üzerine değildir. Tasarım her yönüyle üretime hazır olacak incelikle geliştirilmiştir ve bu amaca yönelik olarak, proses modelleri tarafından sağlanan eleman uyuşmazlığı istatistiki dağılımları, proses varyasyonu istatistiki dağılımları, sıcaklık ve referans gerilimi kaymaları, serim sonrası parasitik direnç ve kapasiteleri eklenmesi gibi testlerle doğrulanmıştır. Bu çalışmanın başlangıç noktası olarak aldığımız değiştirilmemiş standart mimari, 1 MHz (fo), 32 MHz (fs), 2 Vpp çıkış işareti için 60 dB şematik seviyesi SFDR vermektedir. Bu performans, çıkış hattı zaman sabiti kapasitif bileşeninin kalibre edilmesiyle 9 dB, çıkış hattı zaman sabiti dirençsel bileşeninin kalibre edilmesiyle 4 dB, diferansiyel direnç-dizesi ve diferansiyel ara-değer-bulan OPAMP mimarisinin geliştirilmesiyle 14 dB, tampon çıkış katı transizstörlerinin hız-doygunluk bölgesinde sürülmesiyle 10 dB SFDR artışı ile ortak etkilerden bağamsız olarak iyileştirilmiştir. Mimari önerilerinin bir araya getirilmesiyle, çalışmanın sonunda önerilen tasarım, tipik proses köşesi, sıcaklık ve referans kayması şartları altında 88 dB şematik seviye SFDR, 83 dB layout seviye SFDR vermektedir. Tape-out Nisan 2015'te beklenmektedir. Tape-out sonrası ölçüme hazırlık olarak piyasadaki en iyi performans veren DAC (TI DAC8580) spesifikasyonuyla tam örtüşecek şekilde ölçülmüştür.

Interfacing digital domain signals to an analog control or transfer system requires an integrated circuit (IC) element referred to as a digital-to-analog converter (DAC). Achieving high precision and high dynamic linearity at high sampling speeds and high output frequencies is an ever on-going research challenge due to the complexity of interconnected tradeoffs involved in the performance of such architectures. Due to the nature of these performance tradeoffs, certain architectures are used for certain applications which prioritize 6 main parameters: physical size, power consumption, resolution, bandwidth, precision/sensitivity and cost. Most DAC architectures used in all kinds of communications, data acquisition, signal processing, and control systems can be categorized into one of two families (i) Current-mode type architectures that offer high speed at the cost of monotonicity, drift sensitivity and precision settling; (ii) Voltage-mode type architectures that address the precision settling problem but have its shortcomings in speed and resolution. This work addresses the unmet need for a precision settling, high speed and high bitrate DAC architecture by taking the standard resistor-string type buffered voltage output architecture and greatly improving its dynamic linearity for driving time-varying loads at high output frequencies. Typical operation of a resistor string-type DAC involves selecting nodes on a resistor string with a certain switching architecture dictated by the input decoder, and driving the output load through a voltage buffer. The resistor string sits between two voltage references and divides the full scale input into equal steps. DC performance of such converters is determined by the precision of the voltage references and more importantly the matching of the elements on the resistor string. These so-called static nonlinearities can be digitally calibrated to give 16-bit accuracy at low bandwidth; but error mechanisms that affect the dynamic linearity at high output frequencies remain mostly unsolved. The most fundamental dynamic performance metric of DACs is the spurious-free dynamic range (SFDR) of the output waveform. SFDR is the ratio of the root-mean-squre signal amplitude to the highest spurious component in the first Nyquist zone and is closely related to total harmonic distortion (THD) and intermodulation distortion (IMD), thus a good measure of dynamic linearity. In this work, most simulation results are presented in reference to the SFDR of the full-scale output waveform. What is considered to be the current state-of-the-art 16-bit voltage output DAC (TI-DAC8580) gives 63 dB SFDR for a 200 kHz, which is the highest frequency listed on specification. The architecture presented in this work surpasses this performance by a great amount, giving a layout extracted 83 dB SFDR for a 1 MHz signal. Six main dynamic error mechanisms were identified and compensated to achieve this performance. Code-dependent interpolating amplifier input capacitance is compensated by the inclusion of a dummy interpolating amplifier and dummy differential pair switch structure. Code-dependent resistor string equivalent resistance and code dependent Vgs and Vbs varying switch bank on-resistance are compensated with the inclusion of tap point calibration resistors. Charge injection and related glitches on the output bus are reduced by a unique fully differential resistor string and differential interpolating instrumentation amplifier architecture. Interpolating amplifier output stage nonlinearity is reduced by driving the class AB output stage transistors at their velocity saturation region. LSB sensitivity to floating resistor string loops are reduced by implementing a loop pre-charge stage on the fully differential resistor string. Aside from the development of such novel architectures, other specifics of all stages on schematic, as well as on layout, are optimized to reduce distortion by keeping the output bus settling characteristic fast and code independent. Simulation environment is chosen to be Spectre+AMS running on Cadence 6.02 evaluating BSIM4 models of the TSMC 018 um process. The unmodified standard architecture which was the starting point of this work has a 60 dB schematic level SFDR for a 1 MHz (f0), 32 MHz (fs), 2 Vpp output signal. The final design has a 88 dB schematic level SFDR, 83 dB layout level SFDR under the same conditions, tested under process corner, temperature range and supply drift variations. Tape out is expected to be April 2015.